シェットリー Scheture Projectは私達の回路図キャプチャパッケージです。
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シェットリー 説明

Schetureプロジェクトは私達の概略キャプチャパッケージです。 Schetureプロジェクトは私達の概略キャプチャパッケージです。パッケージは、他のすべてのStabie-Soft製品と同じデータベースの上に構築されています。回路図エディタは、繰り返しインスタンス、バスのピンとワイヤ、パラメータの通過などを処理します.Chetureの最新の生産版は3.3.1、古いバージョンを使用して最新のアップデートとバグ修正を取得する場合はダウンロードしてください。おそらく最高の機能の1つは、VerilogやSpiceなどのネットリストフォーマットから回路図（および記号）を生成するSchetureの能力です。 30日間のテストドライブのためにそれを取り、それがあなたのために正しいかどうかを確認してください。無料30日間の評価の詳細については、価格設定ページを参照してください。ここに「Scheture」の主な機能があります。 ・すべてのオブジェクトの色とフォントをユーザー制御します。 ・シンボルの位置、サイズ、フォント、プロパティ表示色の制御。 ・記号の具体的な配置は、プロパティ表示位置、サイズ、フォント、または色を上書きすることがあります。 ・特定の回路図には、名前によるシンボルピンの暗黙の接続。 ・ここの回路図では、このタイプの接続でバルク接続が行われます。一括への明示的な接続は描画されませんが、未接続のすべてのバックはこの回路図のみで名前で接続されます。 ・シンボルピンの暗黙のグローバル接続が可能です。 ・シンボルのプロパティは表示用に設定できます（つまり、Netlisterによって無視されます）。 ・シンボルジェネレータ。 ・階層を介してターシングしています。 ・プロパティ値「利用可能なプロパティ」のコンテキスト表示で「プッシュ」を押します。 ・抽出器。 ・階層的なVerilog OUT。 ・階層的スパイスアウト。 ・階層的なスマッシュアウト。 （イルカのスマッシュミックスモードシミュレータの場合） ・ネットリストから回路図をビルドするための回路図のネットリスト。 ・NOR3と加算器のサンプル。これらの回路図は、Spice Netlistsから自動的に自動的に構築されました。 Note Verilogは、HDLのクロスプロービングまたは視覚化のために自動生成され得る。 ・抽出されたネットのRC / Cネットワークを視覚化するための寄生ネット回路図半導体。 ・MentorのRVE製品とのインタフェース。レイアウトと回路図の間のクロスプローブ。 ・Open Source Waveform Viewer GWaveを開くことへのインタフェース。 ・Spice SubCircuitsおよびVerilogプリミティブに使用できるユーザー指定のポート順序。 ・プロット、ライブラリ内のすべての回路図をプロットするコマンドを含みます。 ・提供されているシンボルのサンプルライブラリ。 ・購入後の無料アップグレード このリリースの新機能： ・このリリースでは、ワイヤ、ピン、およびシンボル名を画面上で直接更新するための高速フォームレスコマンドを追加します。 ・新しいコマンドは、W / Lなどのシンボルパラメータ値を変更できます。 ・新しいコマンドを呼び出した後、名前またはパラメータ値をクリックするだけです。 ・ウィンドウにカーソルが表示され、入力を開始できます。 ・矢印や削除などのキーを画面に表示されているカーソルを移動します。 ・これらの値を変更するための既存のフォームベースのインタフェースよりも簡単で使用できます。

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