FIR HDLライター FIR HDLライターは、クリアテキストシンセでシンセション可能なVerilogレジスタ転送レベル（RTL）コードを生成するために使用されるEDAツールです。
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FIR HDLライター 説明

FIR HDL Writerは、FIRフィルタとテストベンチを作るためにクリアテキスト合成可能なVerilogレジスタ転送レベル（RTL）コードを生成するために使用されるEDA（Electronic Design Automation）ツールです。 設計オプションには、複数のチャンネル、係数セット、およびリソース使用率の仕様（FPGA用）があります。デザインは完全に同期しており、最大のクロック周波数を提供します。 300MHzを超えるクロックレートは、StratixおよびVirtexデバイスで測定されています（石英とISEの合成と場所やルートツールを使用して）。 検証は時間がかかるタスクであることが証明されているので、FIR HDLライターは、インパルス、ステップ、およびランダムな応答のための自己検査テストベンチを複数のチャネルと係数セットにわたって作成します。 生成されたコードはクリアテキストVerilogであるため、デザインをさまざまなデバイスファミリ、ベンダー、またはアプリケーション固有の集積回路（ASIC）に移行できます。クリアテキストRTLソースコードでデザインを取り消す！ あなたのデザインを取り消す いくつかの現代のFIR HDLツールはあなたのコントロールを取り除き、あなたのオプションを制限し、不要なリソースを消費しています。たとえば、FPGA用のFIRフィルタを作成するほとんどのツールは暴走ビットの成長を遂げ、しばしば64ビットを超える結果を16ビットに丸めるためだけに生成します。 設計者は、製造中の追加のビットを使用するか、または自分のフィルタを書くことの選択に直面しています。 FIR HDLライターを使用すると、マルチプライヤでの精度、および最終出力を制限することで、ビット幅の成長を制限できます。 クリアテキストRTL FIR HDLライターは、クリアテキストRTLデザインファイルとクリアテキストRTLテストベンチを作成します。繰り返しますが、ほとんどのツールは暗号化コードを使用するか、またはGate Levelコードの近くを作成します。 生成されたVerilog RTLコードは、人間が読めるクリアテキストです。クリアテキストRTLソースへのアクセスは、コードを担当します。テストベンチとデザインファイルはクリアテキストVerilogであるため、RTLシミュレーションは非常に高速です。 セルフチェックVerilog TestBenchは、インパルス、ステップ、およびランダムな刺激（1つ以上のチャンネル）を提供し、事前計算されたROM結果からチェックします。すべてのテストが完了したら、エラーが発生していない場合は、すべてのテストが渡されたメッセージが表示されます。

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