Verilog Flattener

FLATTEN VERILOGモジュール/設計、フラットテン/階層
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Verilog Flattener ランキングとまとめ

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  • Rating:
  • ライセンス:
  • GPL
  • 出版社名:
  • Kanai Lal Ghosh
  • オペレーティングシステム:
  • Windows All
  • ファイルサイズ:
  • 21 MB

Verilog Flattener タグ


Verilog Flattener 説明

Verilog Flattenerは、すべてのVerilog Module NameとともにすべてのVerilog RTLファイルを取り、上から始まる階層全体を通過するJavaベースおよびアクセス可能なユーティリティとして設計されていました。 トップモジュールの機能を引くことで、各インスタンスを削除します。 主に合成可能なVerilog構成要素をサポートしています。


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