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テキスト:: EP3 :: Verilog. 説明

TEXT :: EP3 :: Verilog Perlモジュールには、EP3プリプロセッサのVerilog拡張子が含まれています。 TEXT :: EP3 :: Verilog Perlモジュールには、EP3 Preprocessor.SynopsisのVerilog拡張子が含まれています。 Text :: EP3 :: Verilogを使用してください。このモジュールは、Verilogハードウェア記述言語のEP3拡張です.Signal Directive @ Signal key定義Verilogが使用する異なるフォーマットでシグナルリストを生成します。これは、新しい定義のリストをフォーマットし、次にEP3定義方法を呼び出すことによって達成されます。たとえば、次のコマンドが次のコマンドです。@ Signal Key A 、B、C など。実行される：表示されているリストでキーを定義します（さらなる信号DEFで使用できます）。キー{SIG}を、B、C に置き換えます。キー{event}をAまたはBまたはCに置き換えます（最初の入力と末期の 'を指定します（最初の入力と末期の'を指定します。 'key {input}を a; n input b; n個の入力 Cまたは...行入力キー{入力}になります。入力 a;入力b;入力 c;鍵{out}を定義します（Output [] SIG）。例えば、キー{in}のキー{inout}を定義します（inout [] sig）。例えば、キー{in}キー{wire}を定義します（ワイヤ[] SIG）。 。例えば、キー{in}キー{reg}をregリスト（reg [] sig）で定義します。幅）。例えば、キー{DSP}をA =％0x、B =、C =％0xに置き換えます。これは$ DISPLAY TASK $ DISPLAY（「キー{DSP}」、キー{SIG}）で使用できます。モジュールの場合また、テストベンチのデフォルトは正しく設定されています。ユーザーはモジュールファイル内の1か所に信号を入力するだけです。このセクションは、テストベンチに条件付きで（たとえば、ファイル "ポートなど）含めることができ、信号は自動的に入ることができます。 genどちらのヘッダーが使用されているかの正しい形式で根付けました。つまり、ユーザーは、ポートリスト、行動コード、および刺激（もちろん実際の作業）を単純に記入するだけでモジュールとそのテストベンチを作成できます。すべてのシグナルヘッダーCRUDは自動的に管理できます。ステップディレクティブ@ステップ番号ステップディレクティブは、テストベンチで命中を保存するのに役立ちます。 @step 5コマンド次のコードを生成します。コマンド; Posdegeは、edgetypeディレクティブを使用して ''またはneggene（またはneggenge）に変更できます。 TCLKはedgenameディレクティブを使用して変更できます.Edgename Directive @ edgename名edgenameディレクティブでは、ユーザーはステップディレクティブで使用されている名前を変更できます。デフォルトは 'tclk'です。edgetype directive @ edgetypeタイプedgetypeディレクティブでは、ユーザーはステップディレクティブで使用される型を変更できます。デフォルトは 'Posesge'です。denum directive @ denum key、key、、key、... denumは、Verilog Defineステートメントを生成することを除いて、EP3 enumのように機能します。それはまたVerilogの定義が機能するように、テキスト内の任意の場所に `キーと置き換えます。 （例えば@Denum Orange、Blue、Greenが生成します。 ・Perl

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