ハードウェア:: Verilog :: Parser

Perlを使用してVerilogコードを解析するための完全な文法
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ハードウェア:: Verilog :: Parser ランキングとまとめ

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  • Rating:
  • ライセンス:
  • Perl Artistic License
  • 価格:
  • FREE
  • 出版社名:
  • Greg London
  • 出版社のWebサイト:
  • http://search.cpan.org/gslondon/

ハードウェア:: Verilog :: Parser タグ


ハードウェア:: Verilog :: Parser 説明

Perlを使用してVerilogコードを解析するための完全な文法 ハードウェア:: Verilog :: Parserは、Verilogコードを解析するために必要な完全な文法を定義するPerlモジュールです。 この文法を過負荷にすることで、Verilogコードを介して実行され、特定の機能を実行するPerlスクリプトを簡単に作成できます。たとえば、hierarchy.pmはハードウェア:: Verilog :: Parserを使用してモジュールのインスタンス化のための文法ルールを過負荷にします。 この単一の修正は、解析されているファイル内で発生するすべてのインスタンス名を印刷します。 これは、自動ビルドスクリプトの作成、またはVerilog Designのグラフィカル階層ブラウザの作成に役立ちます。このモジュールは現在Alphaリリース中です。 すべてのコードは変更される可能性があります。 バグレポートはwelcome.synopsisを使用します。 $ PARSER =新しいハードウェア:: Verilog :: Parser; $ parser-> filename（@argv）; 要件： ・Perl


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